VHDL编译不过去！!急救！！

2025-02-27 02:11:55

推荐回答（4个）

回答1：

library IEEE;
use IEEE.STD_LOGIC_1164.ALL;
ENTITY first is
port(d0:IN bit;
d1:IN bit;
q:OUT bit);
end entity first;
architecture a of first is
begin
q<=d0 or d1;
end architecture a;

我用modelsim编译通过了，应该没有语法错误，可能是编译方法或文件名的问题。vhdl的文件后缀应该是vhd啊，怎么能是tdf呢

回答2：

工程名一定要和实体名相同，把工程名改成first应该就行了，而且建议不要使用VHDL这样的敏感文字，另外如果使用bit类型，也没必要调用IEEE.STD_LOGIC_1164.ALL

回答3：

工程名要和实体名相同，文件名怎么试tdf，不是VHD么。。。。

哥哥，use IEEE.STD_LOGIC_1164.ALL后边有；的

回答4：

工程名要和实体名相同这是VHDL 的死标准