EDA用Verilog HDL语言描述电子秒表设计（包括代码）

1. “分分：秒秒”计数器设计
我们要实现“分分：秒秒”显示的电子秒表，需要设计计数频率为1Hz 的
计数器。因为“分分：秒秒”的结构对应有4个十进制数字（个位的秒，十位的
秒，个位的分，十位的分），如果采用统一计数再分别求出“分分：秒秒” 对应
的4个十进制数字进行译码显示，则求解对应的4个十进制数字的过程难于用硬
件实现。在此，我们将每个显示的值分别进行计数，即分别针对个位的秒、十位
的秒、个位的分、十位的分设计对应的计数器，其中个位的秒计数频率为1Hz，
其从0到9计数，当从9回到0时，向前进一位，使得十位的秒进行计数加1。
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十位的秒从0到5计数，当从5回到0时，向前进一位，使得个位的分进行计数
加1。个位的分从0到9计数，当从9回到0 时，向前进一位，使得十位的分进
行计数加1。十位的分则从0 到5计数，计数到5时，又回到0。
2. 扫描显示技术
因为4位数码管的段控制输入是复用的，要分别显示不同的计数数值，需要
使用动态扫描显示技术，其电路结构如图61 所示。首先，以扫描显示的频率进
行2比特宽的模4计数，然后由其值从4个数码管的待显示值输入中选择对应的
一个经译码后连接到公共的段控制输入端，同时将计数值经2到4译码后输出到
对应数码管位的公共端，点亮对应的数码管。虽然各数码管位是轮流显示，每个
数码管位上的数字是断续的显示，只要扫描的频率够快，由于人眼的视觉残余效
应，就可以看到各数码管位上稳定的数字显示值。这和我们使用的电视、显示器
的显示原理是一样的。参考液晶显示器的刷新频率，经验证，在每秒钟扫描60
帧的时候，各数码管位上即能得到稳定的数字显示，此时，对应计数时钟的等效
频率为240Hz。我们可以参考实验四的图47，再做一个等效分频计数器，通过
产生的后级时钟使能信号将20MHz的时钟等效分频到240Hz。
图 61 扫描显示电路结构
3. 冒号点的处理
数码管中间的时间分隔冒号点（对应为左边第2个数码管位的DP点）每秒
钟闪烁一次，其频率为1Hz，只需要输出1Hz，占空比为50%的周期信号即可。
其他数码管位的点号不需要显示，对应的DP 点输出低电平无效信号即可。这4
个信号 所示的显示切换计数值进行4 选1 选择后接到数码管上公共的
DP控制端。
在实验四中，我们为了得到1Hz的主功能计数频率，前面利用precnt
进行了等效分频计数，其一个完整的计数周期即为1s，对应产生的使能信号en
频率即为1Hz，但我们在此不能直接使用en 的信号，因为其占空比只有
1/20000000，肉眼无法看到其闪烁的效果。为得到占空比为50%的1Hz信号，我
们可以通过对precnt 的计数值进行比较得出，只需要在precnt 计数周期内一半的
时间输出1，一半的时间输出0 即可，例如，当precnt>25'd9999999 时输出0，
否则输出1，此时即可得到占空比为50%的1Hz信号。
4. 总体设计
总体设计只需要将时钟电路、复位电路、按键电路、数码管电路等组合起来，
综合使用时钟使能的同步设计技术、按键处理技术、扫描显示技术、“分分：秒
秒”计数器设计技术及冒号点的处理技术即可。

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