在verilog里二进制和16进制之间的转换就是表示的方式不同，比如说设a = 10。十进制是a = 10或者a = 4‘d10都可以，这里d代表十进制。二进制就是a = 4’b1010，这里b代表二进制。十六进制就是a = 4‘ha，这里h代表16进制。所以在一个程序里面你可以随便那个表示一个数据都是可以的。还有难道你的问题是想做一个二进制转化成十六进制的程序?
