verilog 编程初心者求大神指导~

2025-02-23 16:27:07

推荐回答（1个）

回答1：

module demo
(
		CLK, RSTn, Pin_out 			// 6分频
);
		input CLK;						//时钟输入
		input RSTn;						//异步复位
		output Pin_out;				//6分频输出
		
		reg rOut;
		reg [1:0]Count;
		
		always@( posedge CLK or negedge RSTn )
				if( !RSTn )
						begin
								rOut <= 1'b0;
								Count <= 2'd0;
						end
				else
						if( Count == 2'd2 )
								begin
										rOut <= ~rOut;
										Count <= 6'd0;
								end
						else
								Count <= Count + 1'b1;
						
		
		assign Pin_out = rOut;

endmodule

verilog 编程 初心者 求大神 指导~

verilog 编程初心者求大神指导~