首页
191问答库
>
verilog的阻塞赋值和非阻塞赋值的区别就是差一个时钟周期吗？那这样也基本没有区别啊，何必整两个概念呢
verilog的阻塞赋值和非阻塞赋值的区别就是差一个时钟周期吗？那这样也基本没有区别啊，何必整两个概念呢
2025-04-07 02:37:06
推荐回答（1个）
回答1：
一个是时序逻辑电路，一个是组合逻辑电路。Verilog是为仿真设计的语言，并不是为综合设计的。
相关问答
最新问答
羊粪有怎样的方法可以直接用到地里种菜
签证 美国f1转学续签面签 材料需要那些？
大货车前轮固定轮胎的螺丝外面有一个护圈起什么作用
我的车卖了2年不知道我以前的车牌号还能激活在用吗？
龙岩万达广场和万宝广场，比较看好哪个楼盘？
从扬州市八里镇开车到河北省邢台市邢台县西黄村镇会里村有多少公里？
如何使压力罐的储水量增多？
北京科创达电子技术有限责任公司怎么样？
迈克尔·杰克逊是同性恋吗？
启明团队请问水平如何？
