用VHDL语言设计二选一数据选择器，并用元件例化构成三选一数据选择器。急需。。。

二选一选择器

LIBRARY IEEE;
USE IEEE.STD_LOGIC_1164.ALL;
ENTITY MUX21 IS
PORT(
A:IN STD_LOGIC;
B:IN STD_LOGIC;
S:IN STD_LOGIC;
Y:OUT STD_LOGIC
);
END ENTITY MUX21;
ARCHITECTURE MUX21A OF MUX21 IS
BEGIN
PROCESS(S,A,B) BEGIN
IF S='0' THEN Y<=A;
ELSE Y<=B;
END IF;
END PROCESS;
END MUX21A;

顶层文件
LIBRARY IEEE;
USE IEEE.STD_LOGIC_1164.ALL;
ENTITY MUX31 IS
PORT(A1,A2,A3,S0,S1:IN STD_LOGIC;
OUTY:OUT STD_LOGIC);
END MUX31;
ARCHITECTURE MUX31A OF MUX31 IS
SIGNAL TMP:STD_LOGIC;
COMPONENT MUX21
PORT(A,B,S:IN STD_LOGIC; Y:OUT STD_LOGIC);
END COMPONENT;

BEGIN
U0:MUX21 PORT MAP(A=>A2,B=>A3,S=>S0,Y=>TMP);
U1:MUX21 PORT MAP(A=>A1,B=>TMP,S=>S1,Y=>OUTY);
END MUX31A ;

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^^^^,你是不是轻工，学通信的？做出来给我份……