不需要，testbench是给测试模块加入测试激励的平台，通常只需加入输入端口的值，利用reg型赋值，而输出则定义成wire型（默认wire）即可。
不需要，modelsim中直接可以把这些中间变量显示在最后的波形图上
不需要的，testbench只需要定义接口信号就行了
