VerilogHDL always时序电路上升沿触发,begin end中的语句每个上升沿都全部执行一遍吗?

2024-11-06 08:16:07
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回答1:

你好,always时序电路是一个并行执行的概念,一般在里面用<=进行赋值,所有的begin end之间的语句是并行执行的,不是顺序执行的。如果在下一个时钟的上升沿来了还没有执行完就是timing有问题,需要修改综合之后的电路,使得所有的逻辑在一个时钟周期内能够完成。
用always来描述组合逻辑的话,每当敏感列表里面的信号发生变化,相关的结果就会变化。无论执行完了没有,信号有变化的话就重新执行变化的部分。