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Verilog HDL初学者，遇到一个问题，关于模块调用的
Verilog HDL初学者，遇到一个问题，关于模块调用的
2024-11-14 13:15:21
推荐回答（1个）
回答1：
always语句里面是不能调用另一个模块的，其实这个问题的产生是因为你没有理解硬件中各个部分是并行执行的这个特点，你的思维方式属于软件的思维方式。
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