这个程序是我在你的一个提问中回答的，，这就是一个2输入与非门的VHDL程序啊，如果不是你要求的，你把SN7401 四2输入端与非门(OC)要实现的功能发上来，我重新帮你写啊！！
library ieee;
use ieee.std_logic_1164.all;
entity yufei is ---定义实体
port(a,b:in std_logic; ---定义两个输入端口
c:out std_logic); ---一输出端口
end entity;
architecture art of yufei is --定义结构体
begin
c<=not(a and b); --c=!(a&b)
end art;
分数太少了吧
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