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Quartus编译怎么出现 Error: Can✀t synthesize current design,Top partition does not contain any logic

2025-03-01 22:18:42

推荐回答（4个）

回答1：

呵呵，这个问题太简单了

你这个模块就根本不能综合

initial这种语法，是不可综合的语法，只能用来写testbench，呵呵

看来楼主是刚学verilog啊

回答2：

这个不可综合的原因是，这个是用于modelsim仿真的文件，真正的模块是有输入输出的。module vv(); 这里括号里面就不能什么都不写。

而且下面的那些
initial
begin
Sa=0;
Sb=0;
#5 Sb=1;
#5 Sa=1;
#5 Sb=0;
end
always @(Sa or Sb) Event =Sa^Sb;
always @ (Event)
$display("At time %t,Sa=%d,Sb=%d,Event=%b",$time,Sa,Sb,Event);

这些都是不可综合的，仅仅只用来仿真。

回答3：

把程序截个图出来看下，可能原因是你的顶层文件跟模块名定义不一致

回答4：

顶层文件模块名和工程名不一致吧