VHDL的程序能够看懂，但是没有弄懂你的问题是什么意思。一个组合逻辑，你看看它的 RTL viewer 就行了啊加法器只是一个组合逻辑电路，和时序有什么关系。正好几天前我还写了一个全加器的，不需要时序设计啊。你是不是要按照一定的时序给全加器送入被加数或者按照一定时序输出结果啊？那就需要加入触发器，你上面的程序就根本没有包含触发器的内容啊。你上面的程序只是一个简单的组合逻辑电路啊
