wire型数据常用来表示用以assign关键字指定的组合逻辑信号。verilog程序模块中输入、输出信号类型默认时自动定义为wire型。wire型信号可以用作任何方程式的输入，亦可以用作"assign"语句或实例元件的输出。
reg型数据常用来表示"always"模块内的制定信号，常代表触发器。通常在设计中要由always模块通过使用行为描述语句来表示逻辑关系。通过赋值语句改变寄存器储存的值，其作用与改变触发器储存的值相当。
模块间的连接都是用wire的
因为out已经是reg了，模块连接时就是用一根线wire把reg里的值引出来
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