modelsim编译后仿真不通过

2025-02-27 10:57:09
推荐回答(2个)
回答1:

你编写的程序里应该有个子程序吧?? mux??
你调用了mux这个子程序。。。但是工程里没有这个文件。。。。

回答2:

呵呵,我也刚学,试着把编译选项里的complier options——选verilog或是VHDL选项看你是用的哪个啦,再点 Library File,将你的工程文件加进去,试一下,我也不知道有没有用,这种情况我也遇到过!希望有帮助!