ENTITY and_or IS
PORT(A,B:IN bit; C,D:OUT bit);
END and_or;
ARCHITECTURE rtl OF and_or IS
BEGIN
C <= A AND B;
D <= A XOR B;
END rtl;
是个1位半加器。
虽然图中的逻辑关系是D <=( A OR B) AND (A NAND B)，但经过逻辑化简之后，就变成D <= A XOR B了。
内容全部来源于网络收集，如有侵权，请联系网站删除：QQ：24596024