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用verilog HDL设计一个三分频器，输入时钟占空比为1:1，要求分频器的输出脉冲的占空比为1:2？
用verilog HDL设计一个三分频器，输入时钟占空比为1:1，要求分频器的输出脉冲的占空比为1:2？
2024-11-16 03:33:23
推荐回答（1个）
回答1：
这个很简单啊。
用模3计数器实现：计数器数值小于2（等于0、1）的时候，clk_out = 0；计数值等于2的时候，clk_out = 0。
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