重要的事情说三遍，
verilog是描述电路结构的，写verilog的时候一定要想明白最后实现的电路是什么样子的
verilog是描述电路结构的，写verilog的时候一定要想明白最后实现的电路是什么样子的
verilog是描述电路结构的，写verilog的时候一定要想明白最后实现的电路是什么样子的
没有任何RTL级电路器件能同时接收两个时钟。
你这样写always块，生成的电路是生成一个以 (~a) 为时钟驱动的D触发器， 而b会接到这个D触发器的异步rst输入，该rst低有效
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