在多时钟系统里就需要用到多个时钟引脚啊！所谓的时钟引脚其实就是一个输入驱动器，因为时钟需要驱动的电路多，负载大，又需要延时小，所以需要大的驱动能力。芯片提供的几个全局时钟引脚没有区别，可以随便选择用，方便PCB走线就可以了。
跟固件的设计有关，PLL不是万能的，总有1个时钟源搞不定的时候，所以多时钟引脚你就可以理解了吧！关于这几个引脚怎么选择，我遇到的情况里没有说必须连哪的，都是随意选择，不过你最好还是跟技术支持确定下
那些都是外部时钟引脚，一般很少用到，在连接很多外部元器件的时候可以提供不同的时钟，不过FPGA内部有PLL锁相环就可以分频
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