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刚开始学verilog，有这样一段代码，求大神解释一下assign dis_data={ };这句话的意思。 部分代码如下：
刚开始学verilog，有这样一段代码，求大神解释一下assign dis_data={ };这句话的意思。 部分代码如下：
2025-03-07 02:09:07
推荐回答（1个）
回答1：
assign语句是一个连续赋值语句，一直处于激活状态。只要右边的任何一个操作数发生改变，表达式就会被立刻重新计算，并且将结果赋值给左边的变量。左边的变量只能用wire型。
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