以时钟上升沿为标准：always@(posedge clk)begina_last <= a;end在clk上升沿那一刹那，a_last变化，变化的值是上升沿之前a的值。其实看仿真更容易理解。建议去搞明白电平触发，边沿触发和脉冲触发。
