在VHDL中,clock✀EVENT and clock=✀1✀表示上升沿,其中的event是什么意思呢?

2025-03-01 18:09:23
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回答1:

这是一个属性,表示信号发生了变化。event属性绝大多数情况都是用于监测信号变化的上升、下降沿。信号有好多属性,比如event,range等,但有些能综合成电路,有些只能用于仿真。具体到图书馆借一本vhdl看嘛,里面介绍得很详细。